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chipsalliance / verible

verible

Verible is a suite of SystemVerilog developer tools, including a parser, style-linter, formatter and language server

C++★ 2k⑂ 310NOASSERTION创建于 2019-11-07最近提交 2026-09-23
中文介绍 · 自动生成

verible 是用 C++ 编写的工程工具,用于代码分析、构建与打包。

目前累计 2k star、310 fork,主要语言为 C++,项目始于 2019 年,采用 NOASSERTION 许可。最近状态:近半年有提交。适合:关注构建效率的工程师。

中文介绍优先采用本站人工维护条目;无维护条目时依据 GitHub 公开字段(语言、主题、星标、提交时间)自动生成,未经项目方确认,不构成选型结论。
一句话解读

chipsalliance/verible 是一个以 C++ 为主的开源项目,目前累计 2k star、310 fork,近半年有提交。主要方向:analysis、格式化、hacktoberfest、language-server-protocol、lexer、代码检查。

依据 GitHub 公开字段(语言、主题、星标、提交时间)自动生成,未经人工逐项核实。
analysis格式化hacktoberfestlanguage-server-protocollexer代码检查lsp-server解析器效率工具style-lintersv-lrmsyntax-tree

README

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