★
verilator 是用 SystemVerilog 编写的工程工具，用于代码分析、构建与打包，主打开源免费。
Verilator open-source SystemVerilog simulator and lint system
opentitan 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打开源免费。
目前累计 3.7k star、1.1k fork，主要语言为 SystemVerilog，项目始于 2019 年，采用 Apache-2.0 许可。最近状态：近一个月有提交。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。lowRISC/opentitan 是一个以 SystemVerilog 为主的开源项目，目前累计 3.7k star、1.1k fork，近 30 天内有提交。项目未标注主题标签。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。无主题标签
README
正在加载…相关项目
★
ibex 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打轻量。
Ibex is a small 32-bit RISC-V CPU core with high-level of verification (previously known as zero-riscy)
★
axi 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打高性能。
AXI SystemVerilog synthesizable IP modules and verification infrastructure for high-performance on-chip communication
★
aws-fpga 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
Official repository of the AWS EC2 FPGA Hardware and Software Development Kit
★
MinecraftHDL 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
A Verilog synthesis flow for Minecraft redstone circuits
★
VeriGPU 是用 SystemVerilog 编写的学习资料，用于系统学习与查阅。
OpenSource GPU, in Verilog, loosely based on RISC-V ISA