从 65,707 个高星开源项目里，
找到你要的下一个。

skywater-pdk 是用 Python 编写的代码库，提供可直接复用的能力，主打开源免费。

Open source process design kit for usage with SkyWater Technology Foundry's 130nm node.

cva6 是用 Assembly 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

The CORE-V CVA6 is a highly configurable, 6-stage RISC-V core for both application and embedded applications. Application class configurations are c…

neorv32 是用 VHDL 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打轻量、可扩展、实现清晰。

🖥️ A small, customizable and extensible MCU-class 32-bit RISC-V soft-core CPU and microcontroller-like SoC written in platform-independent VHDL.

OpenLane 是用 Python 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

OpenLane is an automated RTL to GDSII flow based on several components including OpenROAD, Yosys, Magic, Netgen and custom methodology scripts for d…

serv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

SERV - The SErial RISC-V CPU

riscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

RISC-V CPU Core (RV32IM)

axi 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打高性能。

AXI SystemVerilog synthesizable IP modules and verification infrastructure for high-performance on-chip communication

clash-compiler 是用 Haskell 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

Haskell to VHDL/Verilog/SystemVerilog compiler

gemmini 是用 Scala 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

Berkeley's Spatial Array Generator

biriscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

32-bit Superscalar RISC-V CPU

siliconcompiler 是用 Python 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

Modular hardware build system

kianRiscV 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34

dss 是用 Java 编写的插件扩展，用于扩展宿主程序能力。

Digital Signature Service : creation, extension and validation of advanced electronic signatures