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riscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
RISC-V CPU Core (RV32IM)
biriscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
目前累计 1.3k star、205 fork，主要语言为 Verilog，项目始于 2020 年，采用 Apache-2.0 许可。最近状态：已有一段时间未更新。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。ultraembedded/biriscv 是一个以 Verilog 为主的开源项目，目前累计 1.3k star、205 fork，较长时间未更新。主要方向：artix-7、asic、branch-prediction、coremark、cpu、fpga。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
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kianRiscV 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34
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serv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
SERV - The SErial RISC-V CPU
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The Ultra-Low Power RISC-V Core
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Full-throttle, wire-speed hardware implementation of Wireguard VPN, using low-cost Artix7 FPGA with opensource toolchain. If you seek security and p…
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