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riscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
RISC-V CPU Core (RV32IM)
zipcpu 是用 Verilog 编写的工程工具，用于代码分析、构建与打包，主打轻量。
目前累计 1.6k star、182 fork，主要语言为 Verilog，项目始于 2016 年。最近状态：近半年有提交。适合：关注构建效率的工程师。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。ZipCPU/zipcpu 是一个以 Verilog 为主的开源项目，目前累计 1.6k star、182 fork，近半年有提交。主要方向：cpu、cross-compiler、fpga、risc-cpu、soft-core、verilator。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
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serv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
SERV - The SErial RISC-V CPU
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32-bit Superscalar RISC-V CPU
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USB_C_Industrial_Camera_FPGA_USB3 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
Source and Documentation files for USB C Industrial Camera Project, This repo contains PCB boards, FPGA , Camera and USB along with FPGA Firmware an…