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riscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
RISC-V CPU Core (RV32IM)
chili-chips-ba / wireguard-fpga
wireguard-fpga
Full-throttle, wire-speed hardware implementation of Wireguard VPN, using low-cost Artix7 FPGA with opensource toolchain. If you seek security and privacy, nothing is private in our codebase. Our door is wide open for backdoor scrutiny, be it related to RTL, embedded, build, bitstream or any other aspect of design and delivery package. Bujrum!
wireguard-fpga 是用 Verilog 编写的网络工具，用于网络连接的配置与管理，主打注重安全。
目前累计 1.4k star、36 fork，主要语言为 Verilog，项目始于 2024 年，采用 BSD-3-Clause 许可。最近状态：近一个月有提交。适合：需要管理网络连接的人。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。chili-chips-ba/wireguard-fpga 是一个以 Verilog 为主的开源项目，目前累计 1.4k star、36 fork，近 30 天内有提交。主要方向：cocotb、embedded、fpga、iss、risc-v、rtl。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
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