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biriscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
32-bit Superscalar RISC-V CPU
riscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
目前累计 1.8k star、294 fork，主要语言为 Verilog，项目始于 2014 年，采用 BSD-3-Clause 许可。最近状态：已有一段时间未更新。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。ultraembedded/riscv 是一个以 Verilog 为主的开源项目，目前累计 1.8k star、294 fork，较长时间未更新。主要方向：asic、cpu、fpga、pipeline-processor、risc-v、riscv-linux。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
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Full-throttle, wire-speed hardware implementation of Wireguard VPN, using low-cost Artix7 FPGA with opensource toolchain. If you seek security and p…
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opensouce RISC-V cpu core implemented in Verilog from scratch in one night!