从 65,714 个高星开源项目里，
找到你要的下一个。

unicorn 是用 C 编写的安全工具，面向安全研究与防护。

Unicorn CPU emulator framework (ARM, AArch64, M68K, Mips, Sparc, PowerPC, RiscV, S390x, TriCore, X86)

rocket-chip 是用 Scala 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

Rocket Chip Generator

computerraria 是用 Rust 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

A fully compliant RISC-V computer made inside the game Terraria

rCore 是用 Rust 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

Rust version of THU uCore OS. Linux compatible.

VexRiscv 是用 Assembly 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

A FPGA friendly 32 bit RISC-V CPU implementation

probe-rs 是用 Rust 编写的代码库，提供可直接复用的能力。

A debugging toolset and library for debugging embedded ARM and RISC-V targets on a separate host

darkriscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打实现清晰。

opensouce RISC-V cpu core implemented in Verilog from scratch in one night!

chipyard 是用 Scala 编写的开发框架，提供应用开发的基础结构。

An Agile RISC-V SoC Design Framework with in-order cores, out-of-order cores, accelerators, and more

riscv-boom 是用 Scala 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

SonicBOOM: The Berkeley Out-of-Order Machine

e203_hbirdv2 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

The Ultra-Low Power RISC-V Core

octox 是用 Rust 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

Unix-like OS in Rust inspired by xv6-riscv

oreboot 是用 Rust 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打实现清晰。

oreboot is a fork of coreboot, with C removed, written in Rust.

MaixPy-v1 是用 Python 编写的 AI 工具，用于大模型训练与推理。

MicroPython for K210 RISC-V, let's play with edge AI easier

rars 是用 Java 编写的学习资料，用于系统学习与查阅。

RARS -- RISC-V Assembler and Runtime Simulator

shecc 是用 C 编写的工程工具，用于代码分析、构建与打包。

A self-hosting and educational C optimizing compiler

rustsbi 是用 Rust 编写的下载工具，用于下载网络资源。

RISC-V Supervisor Binary Interface (RISC-V SBI) library in Rust; runs on M or HS mode; good support for embedded Rust ecosystem. For binary download…

cv32e40p 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

CV32E40P is an in-order 4-stage RISC-V RV32IMFCXpulp CPU based on RI5CY from PULP-Platform

RVVM 是用 C 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

The RISC-V Virtual Machine

kianRiscV 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34

Hazard3 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。

3-stage RV32IMACZb* processor with debug

vivado-risc-v 是用 Tcl 编写的多媒体工具，用于处理音视频内容。

Xilinx Vivado block designs for FPGA RISC-V SoC running Debian Linux distro

scr1 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打开源免费。

SCR1 is a high-quality open-source RISC-V MCU core in Verilog