e203_hbirdv2 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
The Ultra-Low Power RISC-V Core
Hazard3 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
目前累计 1.1k star、97 fork,主要语言为 Verilog,项目始于 2021 年,采用 Apache-2.0 许可。最近状态:近半年有提交。适合:正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目;无维护条目时依据 GitHub 公开字段(语言、主题、星标、提交时间)自动生成,未经项目方确认,不构成选型结论。Wren6991/Hazard3 是一个以 Verilog 为主的开源项目,目前累计 1.1k star、97 fork,近半年有提交。主要方向:jtag、risc-v、riscv。
依据 GitHub 公开字段(语言、主题、星标、提交时间)自动生成,未经人工逐项核实。e203_hbirdv2 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
The Ultra-Low Power RISC-V Core
darkriscv 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途,主打实现清晰。
opensouce RISC-V cpu core implemented in Verilog from scratch in one night!
kianRiscV 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34
biriscv 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
32-bit Superscalar RISC-V CPU
wireguard-fpga 是用 Verilog 编写的网络工具,用于网络连接的配置与管理,主打注重安全。
Full-throttle, wire-speed hardware implementation of Wireguard VPN, using low-cost Artix7 FPGA with opensource toolchain. If you seek security and p…
riscv 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
RISC-V CPU Core (RV32IM)
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