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VeriGPU 是用 SystemVerilog 编写的学习资料，用于系统学习与查阅。
OpenSource GPU, in Verilog, loosely based on RISC-V ISA
scr1 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打开源免费。
目前累计 1k star、352 fork，主要语言为 SystemVerilog，项目始于 2017 年，采用 NOASSERTION 许可。最近状态：已有一段时间未更新。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。syntacore/scr1 是一个以 SystemVerilog 为主的开源项目，目前累计 1k star、352 fork，一年以上有维护。主要方向：core、ip、risc-v、riscv、rtl、rv32e。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
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axi 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打高性能。
AXI SystemVerilog synthesizable IP modules and verification infrastructure for high-performance on-chip communication
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verilator 是用 SystemVerilog 编写的工程工具，用于代码分析、构建与打包，主打开源免费。
Verilator open-source SystemVerilog simulator and lint system
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cv32e40p 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
CV32E40P is an in-order 4-stage RISC-V RV32IMFCXpulp CPU based on RI5CY from PULP-Platform
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ibex 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打轻量。
Ibex is a small 32-bit RISC-V CPU core with high-level of verification (previously known as zero-riscy)
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rsd 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
RSD: RISC-V Out-of-Order Superscalar Processor