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hdmi 是用 SystemVerilog 编写的多媒体工具，用于处理音视频内容。
Send video/audio over HDMI on an FPGA
pulp-platform / axi
axi
AXI SystemVerilog synthesizable IP modules and verification infrastructure for high-performance on-chip communication
axi 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打高性能。
目前累计 1.7k star、372 fork，主要语言为 SystemVerilog，项目始于 2018 年，采用 NOASSERTION 许可。最近状态：近半年有提交。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。pulp-platform/axi 是一个以 SystemVerilog 为主的开源项目，目前累计 1.7k star、372 fork，近半年有提交。主要方向：asic、axi、axi4、axi4-lite、fpga、hardware。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
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scr1 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打开源免费。
SCR1 is a high-quality open-source RISC-V MCU core in Verilog
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ibex 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打轻量。
Ibex is a small 32-bit RISC-V CPU core with high-level of verification (previously known as zero-riscy)
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verilator 是用 SystemVerilog 编写的工程工具，用于代码分析、构建与打包，主打开源免费。
Verilator open-source SystemVerilog simulator and lint system
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aws-fpga 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
Official repository of the AWS EC2 FPGA Hardware and Software Development Kit
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MinecraftHDL 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
A Verilog synthesis flow for Minecraft redstone circuits