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scr1 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打开源免费。
SCR1 is a high-quality open-source RISC-V MCU core in Verilog
openhwfoundation / cv32e40p
cv32e40p
CV32E40P is an in-order 4-stage RISC-V RV32IMFCXpulp CPU based on RI5CY from PULP-Platform
cv32e40p 是用 SystemVerilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
目前累计 1.3k star、554 fork，主要语言为 SystemVerilog，项目始于 2016 年，采用 NOASSERTION 许可。最近状态：近一个月有提交。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。openhwfoundation/cv32e40p 是一个以 SystemVerilog 为主的开源项目，目前累计 1.3k star、554 fork，近 30 天内有提交。主要方向：riscv、riscv32imfc。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
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RSD: RISC-V Out-of-Order Superscalar Processor
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A Verilog synthesis flow for Minecraft redstone circuits
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Official repository of the AWS EC2 FPGA Hardware and Software Development Kit