wireguard-fpga 是用 Verilog 编写的网络工具,用于网络连接的配置与管理,主打注重安全。
Full-throttle, wire-speed hardware implementation of Wireguard VPN, using low-cost Artix7 FPGA with opensource toolchain. If you seek security and p…
Source and Documentation files for USB C Industrial Camera Project, This repo contains PCB boards, FPGA , Camera and USB along with FPGA Firmware and USB Controller Firmware source.
USB_C_Industrial_Camera_FPGA_USB3 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
目前累计 1.2k star、222 fork,主要语言为 Verilog,项目始于 2022 年。最近状态:近半年有提交。适合:正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目;无维护条目时依据 GitHub 公开字段(语言、主题、星标、提交时间)自动生成,未经项目方确认,不构成选型结论。circuitvalley/USB_C_Industrial_Camera_FPGA_USB3 是一个以 Verilog 为主的开源项目,目前累计 1.2k star、222 fork,近半年有提交。主要方向:camera、csi、fpga、mipi、mipi-csi-receiver、usb。
依据 GitHub 公开字段(语言、主题、星标、提交时间)自动生成,未经人工逐项核实。wireguard-fpga 是用 Verilog 编写的网络工具,用于网络连接的配置与管理,主打注重安全。
Full-throttle, wire-speed hardware implementation of Wireguard VPN, using low-cost Artix7 FPGA with opensource toolchain. If you seek security and p…
zipcpu 是用 Verilog 编写的工程工具,用于代码分析、构建与打包,主打轻量。
A small, light weight, RISC CPU soft core
riscv 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
RISC-V CPU Core (RV32IM)
serv 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
SERV - The SErial RISC-V CPU
e203_hbirdv2 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
The Ultra-Low Power RISC-V Core
darkriscv 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途,主打实现清晰。
opensouce RISC-V cpu core implemented in Verilog from scratch in one night!
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