★
basic_verilog 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
Must-have verilog systemverilog modules
XUANTIE-RV / wujian100_open
wujian100_open
IC design and development should be faster，simpler and more reliable
wujian100_open 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打速度快。
目前累计 2k star、599 fork，主要语言为 Verilog，项目始于 2019 年，采用 MIT 许可。最近状态：已有一段时间未更新。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。XUANTIE-RV/wujian100_open 是一个以 Verilog 为主的开源项目，目前累计 2k star、599 fork，较长时间未更新。项目未标注主题标签。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。无主题标签
README
正在加载…相关项目
★
e203_hbirdv2 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
The Ultra-Low Power RISC-V Core
★
verilog-axi 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
Verilog AXI components for FPGA implementation
★
serv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
SERV - The SErial RISC-V CPU
★
★
pcileech-fpga 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
FPGA modules used together with the PCILeech Direct Memory Access (DMA) Attack Software