★
e203_hbirdv2 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
The Ultra-Low Power RISC-V Core
basic_verilog 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
目前累计 2k star、425 fork，主要语言为 Verilog，项目始于 2015 年。最近状态：已有一段时间未更新。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。pConst/basic_verilog 是一个以 Verilog 为主的开源项目，目前累计 2k star、425 fork，一年以上有维护。主要方向：altera、debounce、delay、encoder、fifo、fpga。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
正在加载…相关项目
★
serv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
SERV - The SErial RISC-V CPU
★
riscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
RISC-V CPU Core (RV32IM)
★
corundum 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打开源免费。
Open source FPGA-based NIC and platform for in-network compute
★
zipcpu 是用 Verilog 编写的工程工具，用于代码分析、构建与打包，主打轻量。
A small, light weight, RISC CPU soft core
★
darkriscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打实现清晰。
opensouce RISC-V cpu core implemented in Verilog from scratch in one night!