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zipcpu 是用 Verilog 编写的工程工具，用于代码分析、构建与打包，主打轻量。
A small, light weight, RISC CPU soft core
verilog-pcie 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
目前累计 1.7k star、427 fork，主要语言为 Verilog，项目始于 2019 年，采用 MIT 许可。最近状态：已有一段时间未更新。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。alexforencich/verilog-pcie 是一个以 Verilog 为主的开源项目，目前累计 1.7k star、427 fork，较长时间未更新。项目未标注主题标签。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。无主题标签
README
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riscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
RISC-V CPU Core (RV32IM)
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pcileech-fpga 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
FPGA modules used together with the PCILeech Direct Memory Access (DMA) Attack Software
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serv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
SERV - The SErial RISC-V CPU
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