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e203_hbirdv2 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
The Ultra-Low Power RISC-V Core
SI-RISCV / e200_opensource
e200_opensource
Deprecated, please go to next generation Ultra-Low Power RISC-V Core https://github.com/riscv-mcu/e203_hbirdv2
e200_opensource 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
目前累计 2.9k star、1k fork，主要语言为 Verilog，项目始于 2017 年，采用 Apache-2.0 许可。最近状态：已有一段时间未更新。适合：正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。SI-RISCV/e200_opensource 是一个以 Verilog 为主的开源项目，目前累计 2.9k star、1k fork，较长时间未更新。主要方向：china、core、cpu、nuclei、risc-v、ultra-low-power。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
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