★
wireguard-fpga 是用 Verilog 编写的网络工具，用于网络连接的配置与管理，主打注重安全。
Full-throttle, wire-speed hardware implementation of Wireguard VPN, using low-cost Artix7 FPGA with opensource toolchain. If you seek security and p…
The-OpenROAD-Project / OpenROAD
OpenROAD
OpenROAD's unified application implementing an RTL-to-GDS Flow. Documentation at https://openroad.readthedocs.io/en/latest/
OpenROAD 是用 Verilog 编写的数据库工具，用于数据存储与查询。
目前累计 3.2k star、1k fork，主要语言为 Verilog，项目始于 2019 年，采用 BSD-3-Clause 许可。最近状态：近一个月有提交。适合：后端与数据工程师。
中文介绍优先采用本站人工维护条目；无维护条目时依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经项目方确认，不构成选型结论。The-OpenROAD-Project/OpenROAD 是一个以 Verilog 为主的开源项目，目前累计 3.2k star、1k fork，近 30 天内有提交。主要方向：cpp、def、eda、gdsii、lef、opendb-database。
依据 GitHub 公开字段（语言、主题、星标、提交时间）自动生成，未经人工逐项核实。README
正在加载…相关项目
★
e200_opensource 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
Deprecated, please go to next generation Ultra-Low Power RISC-V Core https://github.com/riscv-mcu/e203_hbirdv2
★
darkriscv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途，主打实现清晰。
opensouce RISC-V cpu core implemented in Verilog from scratch in one night!
★
basic_verilog 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
Must-have verilog systemverilog modules
★
e203_hbirdv2 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
The Ultra-Low Power RISC-V Core
★
serv 是用 Verilog 编写的开源项目，主题标签有限，建议打开仓库查看具体用途。
SERV - The SErial RISC-V CPU