USB_C_Industrial_Camera_FPGA_USB3 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
Source and Documentation files for USB C Industrial Camera Project, This repo contains PCB boards, FPGA , Camera and USB along with FPGA Firmware an…
OpenFPGA 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途,主打开源免费。
目前累计 1.2k star、209 fork,主要语言为 Verilog,项目始于 2018 年,采用 MIT 许可。最近状态:近一个月有提交。适合:正在做技术选型的开发者。
中文介绍优先采用本站人工维护条目;无维护条目时依据 GitHub 公开字段(语言、主题、星标、提交时间)自动生成,未经项目方确认,不构成选型结论。lnis-uofu/OpenFPGA 是一个以 Verilog 为主的开源项目,目前累计 1.2k star、209 fork,近 30 天内有提交。主要方向:fpga、fpga-soc。
依据 GitHub 公开字段(语言、主题、星标、提交时间)自动生成,未经人工逐项核实。USB_C_Industrial_Camera_FPGA_USB3 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
Source and Documentation files for USB C Industrial Camera Project, This repo contains PCB boards, FPGA , Camera and USB along with FPGA Firmware an…
kianRiscV 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34
uhd 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
The USRP™ Hardware Driver Repository
biriscv 是用 Verilog 编写的开源项目,主题标签有限,建议打开仓库查看具体用途。
32-bit Superscalar RISC-V CPU
wireguard-fpga 是用 Verilog 编写的网络工具,用于网络连接的配置与管理,主打注重安全。
Full-throttle, wire-speed hardware implementation of Wireguard VPN, using low-cost Artix7 FPGA with opensource toolchain. If you seek security and p…
zipcpu 是用 Verilog 编写的工程工具,用于代码分析、构建与打包,主打轻量。
A small, light weight, RISC CPU soft core
每天每台设备可免费检索 3 次,浏览、筛选和关键词查找不消耗额度。选择下方任一方案即可继续(当前为模拟支付)。
模拟支付不会接入真实渠道,也不会产生任何扣款。